基于FPGA的DDS波形发生器

摘要：DDS广泛应用于电信与电子仪器领域，是实现设备全数字化的关键技术。文章应用Quartus II软件完成正弦波信号、三角波型号、调制信号的波形仿真，并以Altera的FPGA核心板EP2C35，完成DDS波形发生器的硬件设计与实现。

Abstract: DDS are widely used in the field of telecommunication and electronic equipment. DDS is the key technique to achieve all-digital equipment. The paper has completed the waveform simulation of sine-wave signal, triangle-wave signal, modulated signal with Quartus II. It has also performed the hardware design and implementation of waveform generator by means of Altera"s high-performance MCU EP2C35.

关键词：直接数字合成；现场可编程门阵列；Quartus II；波形发生器

Key words: DDS；FPGA；Quartus II；waveform generator

中图分类号：TN92 文献标识码：A 文章编号：1006-4311（2011）24-0130-02

0引言

波形发生器是一种广泛应用于电子电路、自动控制和科学试验等领域的信号源。比如电参量的测量、雷达、通信、电子对抗和电子系统、宇航和遥控遥测技术等等，从某种意义上说高品质信号源更是实现高性能指标的关键，很多现代电子设备和系统的功能都直接依赖于所用信号源的性能，因此高品质信号源被喻为电子系统的“大脑”。目前设计波形发生器主要有以下三种途径[1]：

①传统的直接合成频率技术（DS: Direct Synthesizer）这种技术能实现高速频率转换，具有低相位噪声以及较高的工作频率。但由于采用大量的分频、倍频、混频和滤波环节，导致其结构复杂、体积庞大、成本昂贵且容易产生较多的杂散分量。

②锁相环式频率合成器（PLL: Phase Locked Loop）这种技术具有良好窄带跟踪特征，可选择所需频率信号，抑制杂散分量，且省去大量滤波器，有利于集成化和小型化。但由于锁相环本身是个惰性环节，锁定时间较长，因而频率转换时间较长，且由模拟量合成的正弦波参数（幅度、频率和相位等）都难以定量控制。

③直接数字式频率合成（DDS: Direct Digital Synthesizer）这种技术具有高频率稳定度、高频率分辨率以及极短的频率转换时间。此外，全数字化结构便于集成，输出相位连续，频率、相位、幅度均可实现控制，而且理论上可实现任意波形。

鉴于DDS技术的优点，本文采用Altera公司的CycloneII EP2C35芯片，设计基于FPGA的DDS波形发生器。

1DDS的基本原理

传统的生成标准波形的数字方法的核心由一片ROM和一片DAC以及地址发生器、寄存器组成。在ROM中，每个地址对应的单元的内容都相应于正弦波的离散采样值，ROM中必须包含完整的正弦波采样值，而且还要注意避免在按地址读取ROM内容是可能引起的不连续点，避免量化噪音集中于基频谐波上。时钟频率输入地址发生器和寄存器，地址计数器所选中的ROM地址的内容被锁入寄存器，寄存器的输出经DAC恢复成连续信号，即由各个台阶重构的波形，若相位精度N足够大，则波形平滑度较好，当输入时钟信号频率改变时，则输出的波形频率相应改变。

为了控制输出频率更加方便，DDS采用了相位累加器，使输出频率正比于时钟频率和相位增量之积。图1所示为采用了相位累加方法的直接数字合成系统，把正弦波在相位上的精度定位n位，于是分辨率相当于1/2n。用时钟频率fp依次读取数字相位圆周上各点，数字值作为地址，读出相应的ROM中的值，然后经DAC重构波形。相位累加器的作用是在读取数字圆周上各点时可以每隔M个点读一个数值，M即为图1中的频率字。这样，DAC输出的正弦波频率fSIN就等于“基频”fclk/2n的M倍，即DAC输出的正弦波的频率满足下式[2]：

fSIN=M（fclk/2n）

2DDS模块设计

为兼顾波形的平滑度和硬件需求的平衡性，在设计中采用10位地址存储和12位波形数据输出宽度，即在波形生成过程中拥有10位的横向精度（1024个采样点）和12位的纵向精度。频率控制字为16位，相位控制位为10位，幅度控制字为5位。

2.1 PLL锁相环输入时钟频率由一个高速数字锁相环提供稳定的时钟频率，并给寄存器、ROM和其他模块提供同步触发。FPGA核心板提供的有源晶振为50MHz，通过锁相环能倍频至100MHz输出，根据DDS频率计算公式可知，16位精度的控制字控制的波形输出频率的理论可变范围为1500Hz~100MHz。

2.2 寄存器和累加器本设计中拥有10位累加器和16位累加器寄存器，前者用于相位字累加，后者用于频率字累加，而16位累加器寄存器中输出至ROM的只截取其高10位作为地址输入。两者都是通过累加来实现频率和相位输出地址的改变。

2.3 ROM本设计中拥有3个ROM，分别对应于存储原始正弦波的ROM，存储相位变化正弦波的ROM和存储三角波的ROM，而两个正弦波内部其MIF文件值均相同，通过不同的相位差地址可产生一对复合图形。而正弦波和三角波的MIF文件则可由C语言或MATLAB等计算工具得出，本文采用C语言计算。

2.4 方波由于方波的特殊性以及对占空比要求的可变性，这里没有采用和正弦波三角波相同的ROM查表模式进行输出，而采用根据地址判定法来确定此时的高低电平值来达到实现不同占空比的方波生成方法。根据输入占空比选择字的大小可以对其进行任意占空比的选择和切换。

2.5 幅度控制模块在三个ROM和方波生成模块后都会加上一个幅度控制模块，以达到调幅的功能。在实际设计中常采用的是乘法器作为控幅模块，然后进行高位总线截取达到波形幅度放大的目的，这时的幅度控制字位数应与ROM输出总线为数一致，然后经行高为截取输出至DAC。而这里采用和常用方法相反的除法形式来进行等比例缩小，来实现控幅。

除法与乘法相比优势在于小比例缩放时的波形完整性和平滑度，但由于数字电路对于除法的算法远没有乘法方便，常采用移位法进行缩减，即只能进行2的整数倍缩小，不能进行任意比例的缩小，所以在验证阶段用此方法可以实现良好的波形输出，而在实施阶段则会采用乘法器进行使用。

由于采用移位法此处的幅度控制字为5位，而如果采用乘法器则为12位。

3硬件仿真结果

仿真软件采用Altera公司的Quartus II 9.0，EP2C35F672C8拥有200万门、3.3万个LE，片内RAM为484Kbit，35个片内乘法器，4个时钟管理单元。其丰富的片内逻辑单元和较大的片内RAM，可以进行相对完整的嵌入式逻辑分析而不用担心硬件资源的不足。图2为利用嵌入式逻辑分析仪仿真得到的各输出波形。其中，第一行为地址累加器波形图，第二、三行为正弦波相移波形图，第四行为三角波，第五行为可变占空比方波，最后两行为幅度控制波形。

4结语

本设计基本实现正弦波、三角波、方波的正确输出，并实现了一定的调制功能。考虑到成本，并未直接采用DDS专用芯片。而FPGA设计具有灵活性好、针对性强的特点，可随时修改各个模块。

参考文献：

[1]彭成文.快速宽带直接频率合成器[J].电子对抗技术，2001，16，（3）： 41-45.

[2]潘松，黄继业.EDA技术实用教程[M].北京：科学出版社，2006.

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