基于自适应比例积分控制的全数字锁相环

摘 要： 针对传统锁相环所存在的锁相范围窄、环路带宽和控制参数固定、以及提高锁相速度与减小稳态误差相互制约等问题，提出了一种新型带宽自适应全数字锁相环。该系统采用比例积分控制与自适应控制相结合的复合控制方式，其中自适应控制器可根据锁相过程的鉴频鉴相信息，自动调整数字滤波器的控制参数，实现对环路的实时控制。采用理论分析与硬件电路设计相结合的方法进行了系统设计，并用FPGA予以实现。系统仿真与硬件电路测试结果证实了设计方案的正确性。该锁相环的自由振荡频率可随输入信号频率的变化而改变，具有电路结构简单、锁相范围广、锁定速度快和稳态误差小等特点。

关键词： 全数字锁相环； 自适应； 比例积分控制； 电子设计自动化； 现场可编程门阵列

中图分类号： TN710⁃34 文献标识码： A 文章编号： 1004⁃373X（2013）23⁃0127⁃03

All⁃digital phase⁃locked loop based on adaptive PI control

SHENG Zhen， SHAN Chang⁃hong， JIANG Xiao⁃jun， LIU Dan⁃dan

（School of Electronic Engineering， Nanhua University， Hengyang 421001， China）

Abstract： In view of the problems existing in the traditional phase⁃locked loops （PLL） about narrow locking range， fixed loop bandwidth and control parameters， interaction between increasing locking speed and decreasing static errors， a new type of adaptive⁃bandwidth with all digital phase⁃locked loop is proposed， which adopts compound control mode which combines PI control with adaptive control. The adaptive controller would adjust the control parameters of the digital filter according to the detected information of phase and frequency to realize real⁃time control. The design of the system adopts the method that with a combination of the theoretical analysis and hardware circuit design， and it is implemented by FPGA. The design project is verified by the results from system simulation and hardware circuit test. The free oscillating frequency of the PLL can change along with the input signal frequency. The system has the advantages of simple circuit structure， wide locking range， fast locking speed and small steady state error.

Keywords： all digital phase locked⁃loop； adaptive； PI control； electronic design automation （EDA）； FPGA

0 引 言

锁相环是一个输出信号能够跟踪输入信号相位的闭环自动控制系统[1]，由于其独特的优良性能，在通信、雷达、测量和自动化控制等领域得到极为广泛的应用。全数字锁相环（ADPLL）相对于模拟锁相环具有可靠性高、参数稳定、易于集成等特点[2]，因而得到了越来越广泛的研究，成为各种电子设备中必不可少的组成部件。锁相环具有三个重要的性能指标：锁相范围、锁相速度和稳定性。为提高锁相环的各项性能指标，一些学者进行了深入的分析和研究。

文献[3⁃4]介绍了一种基于比例积分控制逻辑的全数字锁相环，并阐述了系统的各项性能指标与设计参数的关系。文献[5]介绍了一种负反馈时钟采用初始受控分频设计，具备中心频率编程可调、能够实现平滑源切换的全数字锁相环。文献[6]设计了一种基于PID控制的全数字锁相环，来提高了锁定时间和锁定精度。文献[7⁃8]设计了一种带宽自适应控制全数字锁相环，实现了环路带宽的随输入频率的自适应调节。文献[9]提出的可变模全数字锁相环，采用可变模分频器来增大锁相范围，并通过前馈回路进行鉴频调频，来提高锁相速度。以上锁相环的设计无法兼顾锁相环的各项性能指标，无法满足较高的应用要求。

本文提出了一种基于自适应比例积分的复合控制方式，来克服锁相环所存在的锁相范围、锁相速度以及稳定性之间相互制约的问题。

1 全数字锁相环的结构和工作原理

系统由数字鉴相器、自适应控制器、数字滤波器和数控振荡器四个模块组成，如图1所示。下面对各个模块的工作原理进行详细的介绍。

图1 全数字锁相环的结构图

该ADPLL采用双D触发式数字鉴相器。鉴相器对输入信号和输出信号的相位进行比较，输出反应相位超前（或滞后）的信号sub（add），sub和add不仅反映了相位的超前滞后情况，其脉冲宽度也反映了相位误差的大小。其结构框图如图2所示。

图2 双D触发式数字鉴相器

自适应控制器模块主要起到调节环路带宽的作用。控制器一方面对输入信号进行鉴频，另一方面对鉴相误差信号sub、 add进行量化，根据量化值计算出滤波器控制参数[M，]如果输入信号频率发生较大的变化，控制器发出控制信号sig，将控制参数[M]赋给滤波器，对周期性复位可逆计数器和不复位可逆计数器进行初始置位，以此来迅速地实现频率捕捉和环路带宽的调整。

环路滤波器主要由周期性复位可逆计数器和不复位可逆计数器构成，其中系统高频时钟clk为其同步时钟信号，add和sub作为两个计数器的加、减计数使能控制信号。计数使能信号为高电平时，两计数器在clk时钟上升沿到来时进行相应的加1或减1操作，计数使能为低电平时则保持计数值不变。当输入信号[fin]上升沿到来时，将两计数器的计数值进行移位相加，相加结果送入锁存器，作为数控振荡器的控制参数[N，]然后将比例计数器复位。

数控振荡器模块采用除[N]计数器式数控振荡器，在系统高频时钟clk的控制下工作，分频参数[N]来自环路滤波器的输出值，如果计数器计数值小于[N，]每一次clk上升沿到来时，计数器加1，计数到[N]时，计数器复位，输出[fout]取反。

2 系统的建模与分析

由以上分析可知，当输入信号在锁频点附近变动时，锁相环的数学模型可以用图3来表示。

图3 简化后的系统模型

图3中，[θin（s）]为输入信号[fin]的相位，[θout（s）]为数字压控振荡器输出信号[fout]的相位；[Kdpd（s）、][Kdlf（s）、][Kdco（s）]分别为数字鉴相器环节、数字滤波器环节、数字压控振荡器环节的传递函数。

2.1 系统数学模型

设系统高频时钟信号为[fclk，]由双D触发器型鉴相器的工作原理可以求出鉴相模块的传递函数为：

[Kdpd（s）=-fclk2πfin] （1）

比例、积分控制器环节采用PI控制方式，其传递函数可以表示为：

[Kdlf（s）=K1+K2fins] （2）

数控振荡器采用除[N]计数的方式来实现，在锁频点附近，传递函数可以近似线性化为：

[Kdco（s）=∂θfout（s）∂N=-πfclkN2s] （3）

由式（1）～（3）可以求出锁相环的线性化闭环传递函数为：

[Hadpll（s）=Kdpd（s）⋅Kdlf（s）⋅Kdco（s）1+Kdpd（s）⋅Kdlf（s）⋅Kdco（s）=K1fclk22N2fins+K2fclk22N2s2+K1fclk22N2fins+K2fclk22N2] （4）

当输入信号在锁频点附近变化时，可以利用近似关系[fin≈fout≈][fclk2N]对式（4）进行化简[4]：[Hadpll（s）=2K1fins+2K2fin2s2+2K1fins+2K2fin2] （5）

由式（5）可以看出，这是一个典型的二阶系统，其自然振荡频率[ωn、]阻尼系数[ζ]由式（6）给出：[ωn=2K2ωin2πζ=K12K2] （6）

式中：[K1、][K2]是滤波器的控制参数，[ωin]是输入参考信号的角频率。如果令[K1、][K2]均为固定的常数，那么式（6）满足文献[10]中提出的带宽自适用控制律，即满足下式：

[ωnωin=C1ζ=C2] （7）

式中：[C1，][C2]为固定的常数。对比式（6）和式（7），可以求出[K1，][K2，][C1，][C2]之间的关系为：

[K1=2πC1C2K2=2π2C12] （8）

2.2 环路的性能分析

根据[Z]域稳定判据可以求出系统稳定状态下[C1，][C2]的选择范围为[2]：

[C1C2>0C2<12πC1-πC12] （9）

在满足稳定的前提下，可以求出系统的各项性能指标：

调节时间[ts]为：

[ts=3ζωn=3Tin2C1C2π] （10）

系统超调量为：

[Mp%=eζπ1-ζ2=eC2π1-（C2）2] （11）

稳态误差最大为：

[θemax=2πfinfclk] （12）

式（10）表明，系统的调节时间和输入信号的周期成正比，这和带宽自适应控制律式（7）一致。根据式（10），（11）可以选择合适的[C1，][C2]以确保系统良好的动态性能，从式（12）可以看出提高系统高频时钟频率[fclk，]可以减小系统的稳态误差。

3 系统仿真和试验

本设计采用Verilog HDL硬件描述语言进行电路设计，以Altera公司的Quartus Ⅱ软件为设计平台，最后应用EP1C6Q240C8 FPGA器件实现硬件电路，其中芯片的系统时钟频率为20 MHz。选取控制参数[C1=0.113，][C2=0.707，]此时环路滤波器控制参数[K1=2-1，][K2=2-2，]系统的响应时间[ts]约为6个输入信号周期；超调量[Mp%]为4.32%；频率跟踪锁定范围设计为76.3 Hz～78.1 kHz。

3.1 仿真波形及分析

本文所设计锁相环的仿真波形图如图4，图5所示。

从仿真波形图4可以看出，锁相环在输入信号相位发生180°跳变时，可以在7个周期左右实现相位的重新锁定。从图5可以看出当输入信号频率发生突变时，系统也可以迅速地实现重新锁定。

图4 相位跳变时的仿真波形图（[fin=]1 kHz，[θe=]180°）

图5 频率突变时的仿真波形图（[fin]为60～80 kHz）

3.2 硬件实测波形及分析

硬件实测波形图如图6，图7所示。

图6 硬件实测波形图（[fin]=1.000 kHz）

图7 硬件实测波形图（[fin]=60.014 kHz）

从实测波形图可以看出，系统具有锁相范围宽，稳态误差小等优点。

4 结 论

本文提出的基于自适应比例积分复合控制方式的全数字锁相环，可实现对环路的实时控制，其自由振荡频率可随输入信号频率的变化而改变，克服了传统锁相环所存在的缺陷。具有电路结构简单、锁相范围宽、锁定速度快、稳定误差小等优点。它可作为功能模块嵌入到数字系统芯片中，具有十分广泛的用途。

注：本文通讯作者为单长虹。

参考文献

[1] SHAYAN Y R， LE⁃NGOC T. All digital phase⁃locked loop：Concepts，design and applications [J]. IEE Proceedings F on Radar and Signal Processing， 1989， 136（1）： 53⁃56.

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[3] 庞浩，王赞基.一种基于FPGA实现的全数字锁相环[J].电子技术应用，2005，31（5）：28⁃30.

[4] 李亚斌，彭咏龙，李和明.自采样比例积分控制全数字锁相环的性能分析和实现[J].中国电机工程学报，2005，25（18）：64⁃69.

[5] 薛建刚，唐石平，林孝康.一种全数字锁相环的设计与应用[J].微计算机信息，2007，23（14）：181⁃183.

[6] 卢辉斌，张月强，杨雪峰.一种新型PID控制的全数字锁相环的设计与实现[J].电子技术应用，2010，36（11）：56⁃58.

[7] CHEN C F， CHAU Y A. The implementation of an adaptive bandwidth all⁃digital phase⁃locked loop [C]// Proceedings of IEEE Region 10 Conference on TENCON 2010. Fukuoka， Japan： IEEE， 2010： 1182⁃1185.

[8] 肖金凤，单长虹，陈忠泽，等.基于全数字锁相环的步进电机控制系统[J].计算机仿真，2012，29（9）：208⁃211.

[9] 肖帅，孙建波，耿华，等.基于FPGA实现的可变模全数字锁相环[J].电工技术学报，2012，27（4）：153⁃158.

[10] MANEATIS J G. Low⁃jitter process⁃independent DLL and PLL based on self⁃biased techniques [J]. IEEE Journal of Solid⁃State Circuits，1996， 31（11）： 1723⁃1732.

作者简介：盛 臻 男，1989年出生，山东人，硕士研究生。从事检测技术及自动控制装置方面的研究，研究方向为智能信息处理与智能控制。

单长虹 男，1957年出生，湖南人，教授。主要从事数字系统集成与智能控制等方面的研究。

蒋小军 女，1981年出生，湖南人，硕士研究生。主要从事数字系统集成方面的研究。

刘丹丹 女，1990年出生，湖南人，硕士研究生。主要从事数字系统集成及电路与系统方面的研究。

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