基于FPGA的并行DDS技术研究

摘 要： 输出频带过窄是限制直接数字频率合成（DDS）发展的瓶颈之一。提出了多路并行DDS原理并且给出了具体案例，设计实现了输出频率在400～700 MHz范围内杂波抑制优于50 dBc，频率分辨力小于0.5 Hz，且便于后续实现各种调制。该DDS电路同时具有接口简单，使用灵活等优点，可用于在雷达、电子战领域的宽带细分辨力信号产生。

关键词： 并行直接数字频率合成； 宽带； 杂波抑制； 分辨力

中图分类号： TN74⁃34 文献标识码： A 文章编号： 1004⁃373X（2013）07⁃0054⁃03

0 引 言

频率合成技术是近代电子系统和装备的重要组成部分，在通信、雷达、导航、电子对抗以及测试等设备中均得到了广泛应用。它大致经历了三个发展阶段：直接模拟式频率合成技术、间接模拟式频率合成和直接数字频率合成[1]。1971年，美国学者J. Tierney等人就提出了直接数字频率合成（DDS）的概念[2]，这是一种基于波形存储的频率合成技术，采用全数字化实现，它具有无可替代的优势，主要有：频率分辨率高，切换时间短，相位变化连续，易于产生各种调制信号[3]。

不同的应用领域，对DDS的性能有不同的要求。当把DDS用作频综系统的本振信号源时，对杂波信号的抑制要求就比较高，在60 dB甚至70 dB以上；当把DDS用于雷达目标模拟源的基带信号产生时，除了对杂波抑制有一定的要求外，对基带信号的带宽也有很高的要求。

现某雷达目标模拟源要求基带信号频率在400～700 MHz范围内，杂波抑制不小于50 dBc，频率分辨力小于0.5 Hz，相噪指标不大于-110 dBc/Hz@10 kHz。

1 并行DDS原理

传统的单路DDS的原理框图如图1所示，在系统时钟的作用下，相位累加器对频率控制字进行线性累加，取其高W位做相幅转换，得到D位数字序列输出，再通过数/模转换器和低通滤波器后得到平滑的正弦波，这就是DDS的原理[4⁃6]。

DDS的原理

传统DDS的局限性在于输出频率有限。由奈奎斯特采样定理可知，DDS的最高输出频率应该是系统时钟频率的一半[7]，考虑到后续滤波器的设计压力，工程上一般认为最高输出频率为系统时钟[8]的40%。而系统时钟由于受DDS算法和芯片工艺水平限制，很难大幅提升，目前市场上主流的DDS芯片系统时钟频率在1 GHz左右。

2010年，刘科等提出并行存储和多DAC伪插值的概念，解决存储器、累加器和数/模转换器的速度限制[9]。随着微电子工艺水平的发展以及集成化程度的不断提高，数/模转换器的工作速度越来越快，加快了高速数字信号处理的发展，而存储器和累加器依然的速度依然限制着DDS的应用。

并行多路DDS是在传统的单路DDS和并行存储、多DAC伪插值的基础上做了进一步的改进，即将多路DDS的相幅转换输出做并/串转换后再送往高速数/模转换器，经低通滤波后即可。

以四路并行DDS为例，其相位累加和相幅转换。其中P表示某时刻的初始相位，K为频率控制字。

四路并行DDS时序图

m路并行DDS原理框图其中相位累加器、N位加法器和相幅转换器的工作时钟均为系统频率的m分频，只有并/串转换和数/模转换是工作在系统时钟频率，这样就减轻了相位累加器和相幅转换的工作压力。

m路并行DDS原理框图

设多路DDS输入时钟为[fs]，输入的频率控制字为K，则可得输出频率[fo]：

[fo=1m⋅2NK⋅1fs=Km2N⋅fs] （1）

式中：[K=m，2m，3m，4m，…]。

单路DDS的输出频率：

[fo=12NK⋅1fsm=K2N⋅fsm] （2）

即系统时钟频率为[fs]、累加器位数为N的单路DDS等效于系统频率为[fsm]、累加器位数为N的m路DDS，它们的输出频率相同，改变的只是等效时钟频率和频率控制字。

2 方案设计及结果分析

目前各大芯片制造厂商相继推出采用先进CMOS工艺生产的高性能和多功能的DDS芯片。以AD9912为例[10]，由于采用48位相位累加器，其频率分辨力达到4 μHz，同时相位分辨力和幅值分辨力分别为19和14位，具有很好的杂波抑制水平，在频踪系统中被广泛采用。由于AD9912的系统时钟为1 GHz，其最大输出频率只有400 MHz，不满足本课题要求。

随着微电子技术的不断进步，可编程逻辑器件的功能越来越强大。本课题采用FPGA+DAC的方式产生宽带信号。

系统框图

从射频接口输入的2 GHz时钟信号首先进入高速DAC芯片，四分频后输出给FPGA芯片，再经过二分频即得到250 MHz的时钟，即为FPGA的主时钟。在FPGA内部，8路DDS信号做并/串转换，然后再与源同步时钟一起进入高速DAC，经过低通滤波后输出所需的400～700 MHz的信号。

FPGA内部实现的相位累加器32位，则频率分辨力为[2G/232≈0.47] Hz，寻址相位和DAC分辨力分别为18和14位，同时二次谐波以及镜像均在带外，可保证在400～700 MHz范围内杂波抑制优于50 dBc。

给出了两张测试频谱图，杂波抑制均满足设计要求。

输出信号功率谱图

输出信号功率谱图

3 结 语

输出频带窄和杂散抑制差一直是限制DDS发展的主要因素。本文提出了多路并行DDS原理，可大大拓展输出频率范围。设计的FPGA+DAC电路可实现输出频率在400～700 MHz范围，杂波抑制优于50 dBc，频率分辨力小于0.5 Hz。该DDS电路同时具有接口简单、使用灵活等优点，可用于在雷达、电子战领域的宽带细分辨力信号产生。

参考文献

[1] 温国谊.频率合成源的分析与实现技术的研究[D].西安：西安电子科技大学，2008.

[2] TIERNEY J， RADER C， GOLD B. A digital frequency synthesizer [J]. IEEE Transactions on Audio and Electroacoustics， 1971， 19（1）： 48⁃57.

[3] 喻峰.基于FPGA的低相噪DDS的设计与实现[D].哈尔滨：哈尔滨工业大学，2007.

[4] 李明斌.直接数字频率合成的原理及频谱特征分析[J].电讯技术，1995，8（4）：16⁃22.

[5] 王晨.基于DDS的信号产生技术研究[D].西安：西安电子科技大学，2010.

[6] 殷雷，金海军，李映雪，等.基于DDS的高精度函数信号发生器的研制[J].现代电子技术，2009，32（1）：68⁃69.

[7] 汪诗洋.一种扩展DDS输出带宽的新方法[J].舰船电子对抗，1999（2）：26⁃27.

[8] 吕捷.S波段低杂散高速跳频频综的设计[D].成都：电子科技大学，2007.

[9] 刘科.高速任意波形合成关键技术研究[D].成都：电子科技大学，2010.

[10] Analog Devices. AD9912： 1 GPRS direct digital synthesizer with 14⁃bit DAC[EB/OL]. [2010⁃06]. http：///en/rfif⁃components/direct⁃digital⁃synthesis⁃dds/ad9912/products/product.html.

[11] 牛耕，陈思宇，于继翔.基于DDS技术的正弦交流信号源的设计[J].现代电子技术，2012，35（3）：52⁃56.

[12] 曾菊容.基于FPGA和DDS技术的任意波形发生器设计[J].现代电子技术，2010，33（24）：98⁃100.

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