国际半导体技术发展路线图(ITRS)2009年版综述(5)

总结在表ITWG6。新兴材料研究的最为困难的挑战可能仍将是按时提供能够具有可控的、期望的特性的材料选择,并对决策形成及时的影响。这些材料选择必须要展示出在20 nm尺度上能够实现高密度新兴器件、光刻技术和互连制造等方面的潜力,并能够扩展到几纳米量级。为了改善纳米级材料特性的可靠性,需要在研究界进行通力协作。需要加速进行综合、方法学和建模技术的开发,以加强材料达到设计目标的能力,并实现有生命力的材料技术。还需要改善的计量和建模工具,以指导这些新兴的纳米材料的强健综合方法的演进。很多新兴材料的成功依赖于能够生成有用的纳米结构的强健的综合方法,并具有可控的成分、形态、一组集成的专用特性,和与制造技术的兼容性。

为了实现高密度器件和互连,新兴材料必须要在精确的区域组装,并具有可控的定向。另一个改善新兴的器件、互连和封装技术的关键材料因素是:对内置界面特性进行特征分析和控制。随着特征接近纳米量级,基础的热动力学稳定性方面的考虑和涨落,可能会限制具有严格的尺寸分布和可控的有用材料特性的纳米材料的制造能力。

4.8 前端工艺

在2009年,对“前端工艺”一章进行了重新组织。本章的前半部分,是器件相关的技术需求(逻辑器件包括高性能器件、低运营功耗器件、低待机功耗器件;存储器器件包括DRAM、闪存、相变存储器和FeRAM),然后是工艺技术需求(起始材料、表面准备、热生长/薄膜/掺杂、等离子刻蚀和CMP)。在研究了当前工业界的惯常做法之后,在咨询了ORTC、PIDS、设计和其他技术工作组之后,逻辑器件物理栅长的按比例缩小的速度与2008年更新相比,进一步延迟了1年。

材料限制的器件按比例缩小几乎给前端工艺的每种材料和单元工艺都带来了新的要求,从硅晶圆基片到基础的平面CMOS功能块和存储器存储结构。继续平面体CMOS工艺的按比例缩小正在变得越来越困难。因此,我们必须要准备能够使用非常规MOSFET或替代性技术(例如平面FDSOI和双栅/多栅器件,可能会有平面或垂直的几何构造)的CMOS技术。“新兴器件研究”一章里综述了替代性的器件技术。预计非常规的MOSFET器件的制造将在2013-2015年开始引入,如FDSOI和/或多栅技术等。与这些不同的新材料和结构的集成相关的挑战是本章的中心课题。

具有金属栅电极的高κ栅介质正在制造之中。等效氧化层厚度(EOT)的继续按比例缩小至0.8 nm以下,同时保持电学性能和可靠性,是一个挑战。对新的器件结构,形变工程和应用的持续改善是前端工艺方面的挑战。新材料的引入预期将给掺杂和硅激活方法带来新增的挑战。串联电阻在近期是非常关键的,需要努力应对,以便在2015年以前实现目标。

在存储器领域,独立的DRAM器件制造已经缩窄至层叠电容器方法。因此,DRAM层叠电容器的技术需求表和文字都已经被删除。加入了新的需求表,以应对电荷陷落的闪存技术的按比例缩小。FeRAM将会取得重大的商业成就,而铁电和铁磁存储材料将会得到使用。相变存储器(PCM)器件预期将在2010年开始商业应用。

在起始材料方面,预期体硅材料的替代技术,例如SOI衬底灯,将会盛行。在2009年路线图中将会出现一个重大挑战,即:下一代450 mm硅晶圆。基于历史的晶圆直径变化周期,要想使下一代450 mm硅晶圆在2014年用于器件制造,现在的发展步伐已经落后了几年。

前端清洗工艺继续受到新的前端材料的引入(如高κ介质、金属栅电极和迁移率增强的沟道材料)的影响。按比例缩小的器件预期将变得越来越浅,因此,清洗工艺需要在衬底材料去除和表面粗糙方面显示出良好的保护特性。按比例缩小的器件和新的器件结构也将变得越来越脆弱,限制了可能使用的清洗工艺的物理强度。

器件尺寸的按比例缩小方面的持续的挑战是如何控制栅长的关键尺寸(critical dimensions,CD)。随着栅CD的缩短,线条宽度粗糙性(LWR)正在成为28 nm及以后技术代的CD离散性的最大的组成部分。LWR在最好的情况下也只能在线条宽度缩小时保持不变,因此,它成为按比例缩小时的一个重要考虑。当前的量化方法需要被标准化,以便使工业界能够很好地应对这个问题。随着非平面晶体管成为必须,可是正在变得越来越有挑战性。FinFET的构造给选择性、各向异性和损伤控制带来新的限制。

化学机械平面化(Chemical-Mechanical Planarization,CMP)对前端工艺来说正变得越来越重要,并且在2009年“前端工艺”一章中首次成为独立的一节。均匀性、选择性和图案密度的依赖性将继续成为CMP工艺的重要挑战。

困难和挑战(表ITWG7)

4.9 光刻

正如我们所知,延续光学光刻正在变得越来越困难。在2010年,将使用32 nm半节距(hp)二次图形生成(DP)法来制造闪存器件,作为进一步缩小半节距同时保持数值孔径和波长不变的方法。随着DRAM和MPU发展至32 nm半节距、闪存开始测试光学解决方案在2013年22 nm半节距技术代的极限性,这个方法将得到进一步的推动。然而,替代性的下一代光刻技术当前必须要引入到制造领域,以保证平滑过渡到22 nm技术代以后。

在22 nm技术代,业界看到四种可能的技术能够被使用并延续到11 nm半节距。我们评估了这些技术在每一年作为解决方案的可行性。EUV光刻由于其更低的拥有成本(COO),从而成为领先的候选技术。其次是扩展193 nm浸没式二次图形生成技术,使k1在22 nm半节距节点达到0.15,然后是无版光刻(ML2)和压印式光刻。半导体工业界正在使用所有这些方法来对α和β工具进行评估和进一步的开发。在很多情况下,技术不仅限于光刻工具,而是受到支持技术的限制。

<22 nm的困难和挑战与技术发展

向下一代光刻技术发展所面临的挑战有很多,并不仅是对我们当前所知道和理解的技术进行持续的改善和提高。技术的选择仍然是很多的,在很多情况下,技术及其支持的基础设施还需要重大的发明创造才能达到制造阶段。<22 nm的困难和挑战表显示了将下一代光刻技术推进至制造阶段需要解决的重大挑战。这些挑战按照我们感受到的困难程度列出。对EUV光刻,列出了三个需要显著提高的主要因素。首先是EUV光源的亮度和可靠性。近年来,高亮度EUV源的领先的竞争技术是放电等离子(discharge produced plasma,DPP)和激光等离子技术(laser produced plasma,LPP),但是可持续的功率水平仍然比制造所需的功率水平低4-6倍。其次是EUVL光刻胶系统,分辨率、LWR和灵敏度规范都需要在低剂量曝光时同时实现。此外,EUV辐射的每个光子都有比193 nm光子强15倍的能量。因此,曝光的剂量可以通过少15倍的光子数来实现,使得图像更加接近量子噪声极限。第3个问题是,EUV掩模版以及支持它的基础设施。掩模版上的一个印制缺陷不但会导致传统意义上的图形层上的不透光的缺陷,而且还会导致EUV基板上的小的相位缺陷,或在多层反射式空白区上生成的相位缺陷。这些相位缺陷已经超越了当前计量技术的极限,非常难以观察到,难以改善。当前,22 nm技术代EUV掩模版制造所需的基础设施检验设备(基板、空白区、有图形的掩模版、AIM)还不存在。

要想成为量产的制造技术,无版光刻是下一代工艺技术必须要克服的一个重大挑战。首先是系统的吞吐率和光刻胶灵敏度,这二者相结合,能够提供足够的LWR和分辨率。这是与电子束通量和光刻胶材料问题相关的系统问题。第二个最为关心的问题是无法与当前我们所拥有的4×掩模版图形生成相同的能力来检测晶圆图形。检测包含2个问题:晶圆检测的分辨率(以足够的速度)和芯片-数据库的检测,以保证没有发生重复出现的系统性缺陷。

压印式光刻技术具有三个主要需求:1×掩模版、压印材料和压印系统。1×掩模版有很多困难和障碍。首先是掩模版的检测。掩模版必须要找到仅有特征尺寸宽度10%的1×图形缺陷。电子束系统可能可以做到这一点,但是无法达到量产所需的速度。其次是满足1×图形生成的LWR和CD规范所需的较慢速度的电子束光刻胶曝光的写入时间。第三,1×缺陷尺寸要比当前的4×光学掩模版工艺的缺陷尺寸小4倍。因此,需要开发压印模板和电子束光刻胶图形生成工艺以满足这些规范。另一个挑战是压印式材料必须要有足够低的粘性,以便能够实现足够大的吞吐率。最后一个重要的挑战是压印式系统。光刻界认为:吞吐率、缺陷水平和套刻等都需要重大的技术革新,才能被量产所接受。

尽管有很多近期的困难和挑战,工业界在积极地应对这些困难。光刻系统的吞吐率已经达到了旧的步进式光刻机的2倍的吞吐率,因此,在一定程度上解决了与二次图形生成相关的拥有成本问题。与光刻掩模版图形生成系统相关的对准和套刻问题也在处理之中,推动二次图形生成技术进入量产领域。工业界也同样在处理与下一代光刻技术相关的基础挑战,特别是EUV光刻及其必须的掩模版基础设施。随着这些方面取得的进步,光刻工业界将不断提高未来的投资回报,使其重返正轨。

4.10 互连

ITRS的“互连”一章讨论了对时钟和集成电路的其它不同的功能块的信号以及电源和地连接有重要贡献的连线系统。在2008年的更新中,本章的范围有所扩大,包含了接触层,以及整个器件从金属1到整个全局布线层。传统上看,全局布线延迟已经成为“严峻的挑战”,因此,处理延迟问题成为了首要的关注焦点。

当前,2008年互连技术工作组处理延迟问题的方法是使用高带宽低功耗信令解决方案和一个新的技术需求表,增加了“INTC6 高密度硅贯穿通孔(TSV)”规范表。工作组继续预测铜作为双金属镶嵌架构的主要导体,然而,很多工作进展专注于最新的与3D集成和新兴技术相关的挑战和趋势。

·技术需求表(INTC2)现在已经进行了大量的修订和重新组织,并划分为普遍需求(例如体电阻率和介电常数需求)和由连线或通孔的几何形状特性决定的特殊需求(例如阻挡层厚度或有效电阻率)。

●低κ路线图-稍有放缓:

- 体硅κ值的新范围;

- 空气隙已经从新兴技术中移出,

被认作是主流技术;

- 空气隙预期将成为体硅κ值<2.0

时的解决方案。

●原子层淀积(Atomic layer deposition,ALD)的阻挡层工艺和铜的金属盖帽层的引入已经落后:需要满足亚1 nm规范。

- 包含钌的混合阻挡层开始

得到广泛使用。

●Jmax电流限制模型显示了广泛的依赖性:一个新的可靠性考虑。

●技术驱动因素扩展至包含传统的几何形状的按比例缩小和等效的按比例缩小:

- 与CMOS兼容的等效按比例缩小的需求

在扩展的“新兴互连特性”一节中进行

了论述,还有对新的(非FET)开关的互

连特性的基本原理的简单讨论。

●使用高密度TSV的三维芯片层叠的设计和工艺是处理延迟和功耗问题的关键领域。引入了一个新的TSV技术需求表。

困难和挑战

4.11 工厂集成

“工厂集成”国际技术工作组研究了必需的工厂运营服务和相关的技术,并更新了近期和远期的技术需求和满足这些需求的可能的解决方案。“工厂集成”国际技术工作组有5个主要的关注领域,如图1所示。

2009年的要点

对工厂运营技术需求表进行了更新,以便使“下一代工厂(NGF)”和“减少浪费的管理”的需求能和新引入的指标相一致。其它的工厂集成方面的技术需求表都和工厂运营技术需求表及其专门的技术更新相一致。

NGF技术需求范围

“工厂集成”领域中的研究得到的结论是:需要在引入450 mm晶圆生产之前,采用诸如NGF等方法来显著提高工厂的生产率。NGF可以被描述为系统性的减少浪费的方法,应该能够在前瞻性服务可视能力的帮助下,全面地推动生产率的提高。NGF也可以主要承担300 mm晶圆加工业务。工业界可以专注于普适的技术开发,用于当前直径尺寸的晶圆以及450 mm晶圆。

对减少浪费的管理

减少浪费的方法已经被视作有效的NGF驱动因素。减少浪费的最终目标是ITRS路线图中的所有技术需求表都采用减少浪费的方案,也就是说,将浪费的减少作为除了硅的按比例成本减少之外的另一个新的驱动因素。引入了两个高层次的浪费指标,以便推动将这个方法引入到工厂运营技术需求表中。它们是:WTW(Wait Time Waste,等候时间的浪费),定义为晶圆完成全部工艺步骤的等候之和;以及工厂EOW(Equipment Output Waste,设备产出的浪费),定义为生产机会的损失,以归一化的瞬间吞吐率和平均吞吐率之差来计算。

横向问题

绿色工厂促进会(Green Fab Initiative),先进工艺控制,工厂温度和湿度控制,对热处理工艺的单晶圆处理和批处理,以及450 mm晶圆等横向问题,都反映到需求表和技术解决方案表中。

未来趋势和活动

应当尽可早掌握450 mm制造所需的系统性的工厂服务需求。预计将在2019年开始单晶圆制造,作为减少浪费的最终实现方法。需要对这种制造方法有更深的理解。ITRS和工业界需要广泛地理解对减少浪费的管理。需要工业界的成员来理解他们自己的工厂级的减少浪费的需求,并提出他们自己的减少浪费的路线图。绿色工厂促进会应当在工厂服务的层次上被理解,以具有全面的工厂集成需求。

困难和挑战

4.12 装配和封装

三维电子器件、SiP和其它新技术的快速增长推动了“More than Moore”的发展,使得装配与封装路线图的发展步伐不断加快。在2009年的ITRS中,对几节内容进行了增补和扩展,以应对这些新兴技术。这些领域中的某些内容在2008年ITRS更新中就进行了初步的考虑。

主要的改变包括:

●芯片上的光学互连,以及SiP内部的芯片-芯片间的互连,在2011年增补进来作为量产技术。

●对表AP3和表AP4进行了修改,以反映专有技术的键合节距的改变。在一些情况下,需求的变化要比技术能力的变化更具技术驱动力。

●增加了新的表AP4b,以应对与翘曲及其对装配的影响相关的日益严峻的问题。

●表AP5a、AP5b、AP5c进行了修改,以澄清路线图对聚合体封装基板和用于一些高温器件的玻璃-陶瓷基板之间的差异。

●对表AP9进行了重构,以提供量化的预测,取代2007版路线图的定性的信息。

●对表AP10进行了修改,增补了更多的细节,并根据主要工艺类型进行分类。

●对表AP11进行了修改以加入元件尺寸、再流焊温度和其它参数的变化,以满足SiP的需求。

●表AP15增加了有源光学电缆。这个表以及相关的文本在2009年进行了重大修订,以反映SiP和系统互连的光学互连。

●对表AP16,根据应用进行了分类,以应对不同光电子应用的不同的封装方面的挑战。

●表AP19进行了重大的修订,这些修订加入到了2009年的ITRS中。

●表AP21:增加了汽车电子运行环境规范。这个内容在2007年已经开始讨论,但是电动汽车和混合动力汽车中使用的电子器件越来越多,因此,需要有大量数据的需求表。这个课题在2009年的ITRS中进行了大篇幅的扩充。

在2008年更新中,装配和封装的技术需求表还有很多其它的小的改动。最重要的问题与2009年重新修订的重大变动相关。增加了对材料、工艺和设计变更的更加详细的处理,以便应对3D电子器件和“More than Moore”时代的功能多样化要求。

困难和挑战

当前,封装已经成为很多类型的器件的成本和性能的限制性因素,为了应对这个问题,需要加速装配和封装的创新。在装配和封装工艺的所有方面,从设计到制造、测试和可靠性,都存在着近期的困难和挑战。

很多关键的技术需求还有待满足,在下面表ITWG11中列出。需要在研发方面进行大量的投资,才能满足这些需求。

4.13 环境、安全和保健

在2009年的ITRS的环境、安全和保健一章中的4个基本的战略性问题和前版的ITRS并无区别,即:1.在开发阶段理解(进行特征分析)工艺和材料;2.使用较少危害的材料或产生的副产品害处较少的材料;3.设计消耗更少的原材料和资源的产品和系统(设备和设施);4.使得工厂对雇员很安全。

在2009年,只有一个新增的全新内容,即:新增的ESH分类。以前的ESH技术需求表提出了一套技术需求,将ESH方面的考虑和技术领域(例如互连、前端工艺等)联系起来。在本版中,我们将ESH方面的考虑进行更加广泛和普适的分类,而不是仅与单一技术领域联系起来。

为了使可用的资源能够更加专注于能带来最大的新增利益的资源,除了ESH方面的改善之外,所有的ESH需求都分为以下三类:

1) 关键的——这类需求是除了ESH的益处之外,技术成功/技术实现的关键因素。如果不处理好这类需求,那么会影响将这些技术应用于制造的能力。

2) 重要的——这类需求是除了ESH的益处之外,工艺成功的关键因素。如果不处理好这类需求,那么会影响这类技术在制造中的拥有成本,例如吞吐率、成品率和化学/材料和/或设备成本。

3) 有用的——这类需求是ESH益处(“最佳做法”)的关键项目,但是无法很好地归于前述两类。如果不处理好这类需求,那么会影响这类技术在制造时实现最小的ESH影响的能力。

2009年的另一个新的内容是:所有的ESH需求在2009年路线图中根据下述的ESH领域容易地检索。它们是:受限的化学品、新的化学品、纳米技术、应用/浪费的减少、能耗和绿色工厂。

对2010年来说,ESH的一个关键领域是进一步细化技术术语,以便能够更加有效地体现ESH政策(来自于政府和公众)对材料的影响。这将通过继续根据技术需求对ESH做好分类来实现。

2010年强调的另一个领域是能耗和碳足迹(改善新技术在节能方面的前景)、化学评估数据和方法学的及时可用性的改善、对潜在的450 mm晶圆生产的影响的深入评估,以及对ESH需求在存储器和逻辑电路路线图之间差异性的评估。

困难和挑战(表ITWG12)

推荐访问:路线图 技术发展 半导体 综述 国际

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